华为发表半导体“韬（τ）定律”是个什么东西？

大网

新华社：

摩尔定律正面临物理极限和经济效益双重挑战，全球芯片行业迫切需要探索新的演进路线。

2026国际电路与系统研讨会25日在上海举行，华为公司董事、半导体业务部总裁何庭波在题为《半导体新路径探索与实践》的主旨演讲中，正式发表“韬（τ）定律”。这是中国在全球半导体领域首次提出指导产业发展的新原则。基于该定律，华为过去六年已成功设计并量产了381款芯片。今年秋季，华为将发布新的麒麟手机芯片，完整采用逻辑折叠技术，大幅提升相关性能。

长期以来，全球芯片行业都在跟着摩尔定律跑：每18-24个月，芯片上的晶体管数量翻一番，性能翻倍、成本减半。简单说，就是把晶体管越做越小，靠“缩小尺寸”（几何缩微）堆性能。近年来，随着晶体管“几何缩微”放缓，成本红利逐渐消退，如何跨越传统工艺路径的局限，探索出一条全新的可持续演进路线，以满足当下呈指数级攀升的计算性能需求，已成为全球半导体行业亟待攻克的共同难题。

“韬定律”提出以“时间缩微”替代“几何缩微”，以系统性降低时间常数（韬τ）为目标，通过逻辑折叠等创新技术，持续压缩信号传播时延，不断提升晶体管密度，实现半导体与电子系统的持续演进。

具体来看，逻辑折叠等核心技术，构建了贯穿器件、电路、芯片到系统层面的多层级协同优化体系。包括但不限于优化晶体管和互连电阻及寄生电容，突破传统平面布局的物理边界，“软件、架构、芯片”全栈软硬芯协同设计，重构计算系统互联协议等。


华为公司表示，在韬(τ)定律的路径下，期待与全球科学家、工程师和产业伙伴紧密合作，共同推动半导体与电子产业持续发展。

躲猫猫的猫

意思是说，以前大家都在空间堆叠，追求最大功能容量。现在他要追求速度、缩短时间？
但是，之前空间堆叠没有提高速度吗？我看到Intel和AMD每次升级，都伴随着速度提升。
那么，这个“韬（τ）定律”区别于之前范式的根本之处在哪里呢？

雁塔晨钟

芯片内部也是开关管，开关管有寄生电容，开关管每次开关都需要有一个给充电的时间，这个时间就是时间常数，半导体的工艺多少nm，就是指这个栅极的长度，长度越小，电容也就越小，充电时间就越小，速度就越快。实际上除了减小工艺升级，还有很多结构可以减小这个，比如finfet gaa 等等。华为这里提到的减小时间常数，可能有两个可能，一个是发明了一种新的结构，使得在长栅极的情况下电容减小，这种属于革命性得突破，也有可能是指传输暂时这块。就是芯片得版图设计，管脚，这些也有寄生参数，降低这些的长度和电容，也能降低传球延时。从华为的发言来看可能偏向于后者

那就这样吧

阿土先生 发表于 2026-5-26 10:07
我看有人说是空间堆叠降低传输时间，但是把器件做小再堆叠不应该性能更好嘛，感觉摩尔定律那一套还是要解决 ...

台湾资深半导体产业顾问陈子昂接受《联合早报》采访时说，从物理学角度来看，很多理论都可以推导出来，但关键在于能否实现商业化。目前市面上主流的晶圆设备仍以平面工艺为基础，而韬定律采用晶体管堆叠的方式，现有设备能否生产仍是一个问题。
他打比方说:“大家都在一片土地上盖平房，难道没有人思考过要盖个高楼吗?问题就在于设备和材料配合不了。”
陈子昂指出，即便有这样的设备，晶片在制造出来后仍需面对功率(Power)、性能(Performance)与面积(Area)三方面的综合检验，“终究要面临残酷的市场”。
香颂资本董事沈萌受访时也认为，华为新提出了一种技术路线，并不意味着它已经成熟到可以商业化量产。此外，以技术路线的差异去对标制程工艺水平，“本身就有点像苹果和梨的比较”
他指出，华为在晶片设计领域一定程度上承担了“国家队”的角色，客观上确实取得了一定突破。但在当下的时间节点提出韬定律，也并不全是市场化策略。
沈萌说，华为一方面要配合中国的国家科技投入战略，另一方面半导体近期是全球市场非常热的概念，也涉及中国在人工智能等更广泛领域与美国进行战略博弈的筹码，“华为恰好在最热的高点上提振了民族自信心”。
他说:“但问题是，科学定律并不是喊口号就能喊出来的，它必须经过长期的、反复的验证。”

阿布吃的饭

厉害，厉害

城新成

中芯国际触及涨停创历史新高

hjpnwl

先股票涨一波

真面

何庭波能不能评院士？跟我国集成电路的院士比水平如何

llivs

就一个单层改为多层立体堆叠，只是不知道技术壁垒多高，猜测已经积累了大批专利，然后等光刻机的突破

tianya2088

套是时间常数的缩写，原来提高主频靠减小器件的空间尺寸，华为现在提出我可以缩写器件的时延，这样提高CPU速度，所以摩尔定律就没了，但真的假的不知道，看了。。。

yangh1896

雁塔晨钟 发表于 2026-5-25 23:31
芯片内部也是开关管，开关管有寄生电容，开关管每次开关都需要有一个给充电的时间，这个时间就是时间常数， ...

看了原论文，属于后者

那就这样吧

会不会又是个deepseek，自己做自己的事儿就行了，别有事儿没事儿一惊一乍的带节奏。

阿土先生

我看有人说是空间堆叠降低传输时间，但是把器件做小再堆叠不应该性能更好嘛，感觉摩尔定律那一套还是要解决啊

okwzhtt

华为沸腾，你不会真信吧？

haiwangxing

雁塔晨钟 发表于 2026-5-25 23:31
芯片内部也是开关管，开关管有寄生电容，开关管每次开关都需要有一个给充电的时间，这个时间就是时间常数， ...

就是后者，RC降低C

USeen

真面 发表于 2026-5-25 17:50
何庭波能不能评院士？跟我国集成电路的院士比水平如何

以后会有越来越多的民营企业的科学家上院士，

中科院在这轮芯片、AI 大潮中明显效率低下，

拿了国家那么多经费，官僚主义，产出可怜。

haiwangxing

USeen 发表于 2026-5-26 11:44
以后会有越来越多的民营企业的科学家上院士，

中科院在这轮芯片、AI 大潮中明显效率低下，

微电子所，半导体所。
某重大专项牵头，号称承接国家战略需求解决企业痛点，但其技术路线和设计架构令人思之而发笑。

那就这样吧

城新成 发表于 2026-5-25 15:43
中芯国际触及涨停创历史新高

今天大跌，套定律

岸旷

真面 发表于 2026-5-25 17:50
何庭波能不能评院士？跟我国集成电路的院士比水平如何

估计同张透明差不多

yangh1896

阿土先生 发表于 2026-5-26 10:07
我看有人说是空间堆叠降低传输时间，但是把器件做小再堆叠不应该性能更好嘛，感觉摩尔定律那一套还是要解决 ...

把晶体管缩小所带来的边界效应已经越来越少，而且也将触及物理极限

myworld

一个路线图

congyun

跳过EUV ，D UV就可以等效了，成本还低很多

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congyun 发表于 2026-5-27 09:33
跳过EUV ，D UV就可以等效了，成本还低很多

学了两天

跳不过EUV吧，堆叠的路线解决不了散热和干扰，芯片老化很快，报废速度是现在的3到5倍（某个油管博主的引述，不知真假）

直观的想想，叠在一起确实很热啊，中间那几层不但自己发热，还得被底下的那层加热

华为有提到散热吗？